全新的Tanner ASIC套包支持完整的模擬/數(shù)模混合集成電路（IC）的設(shè)計(jì)、仿真與驗(yàn)證流程，包括芯片前端電路設(shè)計(jì)、Spice/VHDL/Verilog/混合信號仿真、芯片版圖設(shè)計(jì)及面向Foundry工藝規(guī)則的版圖驗(yàn)證等功能。Tanner ASIC套包以Tanner原有的版圖設(shè)計(jì)工具L-Edit為核心，集成了業(yè)界普遍應(yīng)用的經(jīng)典工具如ModelSim、Calibre One、Eldo、EZWave等，是Mentor Graphics在模擬/數(shù)?；旌闲酒O(shè)計(jì)領(lǐng)域重點(diǎn)發(fā)展的、高性價(jià)比的解決方案！其中大部分環(huán)境支持Windows系統(tǒng)，操作界面友好，尤其適合模擬/混合芯片設(shè)計(jì)公司、物聯(lián)網(wǎng)（IoT）行業(yè)、高校等用戶學(xué)習(xí)和使用。

此外，Mentor Graphics還與主流的Foundry廠合作，定制大量的PDK并取得Foundry廠的認(rèn)證，從而幫助芯片設(shè)計(jì)公司降低風(fēng)險(xiǎn)，加快產(chǎn)品的流片及推向市場的速度。

Tanner ASIC的關(guān)鍵特性：

- 支持模擬/數(shù)模混合芯片的全定制流程，易學(xué)易用

- 兼容OpenAccess、LEF/EDF、Libery和SDF等格式

-?支持不同層次模型的聯(lián)合仿真，如行為級模型、RTL Block、門級和晶體管Block等

- 支持不同類型HDL語言的聯(lián)合仿真和調(diào)試，如SystemVerilog、Verilog、Verilog-AMS、Verilog-A和VHDL

- 支持Top-Down層次結(jié)構(gòu)及混合信號的協(xié)同仿真

- 支持高速時(shí)序分析

-?在FPGA綜合過程中支持DFT參數(shù)設(shè)置

-?提供主流Foundry廠認(rèn)證的PDK

-?高效率的芯片版圖布局布線功能，支持任意角度布線與交互式在線DRC布線

-?自帶Calibre環(huán)境，提供芯片版圖驗(yàn)證功能，支持層次設(shè)計(jì)的DRC檢查與網(wǎng)表提取

-?兼容Windows和Linux系統(tǒng)，設(shè)計(jì)數(shù)據(jù)兼容不同系統(tǒng)